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PCB設計線電感和寬度
并非所有設計規(guī)則都適用于每種情況，并且經(jīng)常在沒有上下文的情況下進行交流。調整跡線大小的一個特殊規(guī)則是，在可能的情況下始終選擇較寬的跡線。與我見過的許多經(jīng)驗法則不同，此特定的跟蹤法則具有一定的優(yōu)點。但是，當您需要控制走線阻抗并同時減少振鈴時，則需要仔細控制走線寬度，以確保傳輸線在特定公差范圍內具有所需的阻抗。讓我們看一下調整跡線大小的基本公式，以及如何將阻抗保持在公差范圍內。
IPC 2142公式僅在特定的阻抗范圍內非常精確。您應該使用更準確的Hartley方程來確定微帶走線的阻抗：
微帶走線的幾何形狀，微帶阻抗的Hartley方程以及微帶走線的有效介電常數(shù)
已經(jīng)為對稱帶狀線，嵌入式微帶線，共面波導和偏移/非對稱帶狀線開發(fā)了類似的方程式。現(xiàn)在，我將討論限制在微帶上，但是您可以按照此處概述的其他跡線幾何形狀進行操作。
現(xiàn)在，我將使用上面的公式確定正確的w值，該w值可為指定的走線阻抗值提供最小的單位長度走線電感。最小化每單位長度電感的需求非常重要，因為任何瞬態(tài)振鈴信號的阻尼常數(shù)（請注意，此處我們不討論反射）與PCB走線電感成反比。
控制PCB走線電感和阻抗
如果看上面的方程，您會發(fā)現(xiàn)在調整走線和PCB走線電感的尺寸時要考慮三個重要的幾何參數(shù)。在實際的木板中，您將對h的值有一些限制，這將取決于木板和層的厚度。您還將受到走線厚度的限制，走線厚度與您用于電路板的銅重量成正比。這意味著您可以在優(yōu)化問題中使用上述方程式，同時將板中的層厚度和銅重量作為約束條件。
在此，對于給定值（t / h），基板介電常數(shù)和所需阻抗值，要確定的重要參數(shù)是（w / h）。這些值的對數(shù)是無限的，可以解決特征阻抗方程式。如果要為瞬態(tài)振鈴提供最大程度的阻尼，則需要確定（w / h）值，以最小化每單位長度的電感。對于給定（t / h）值，基板介電常數(shù)和所需阻抗值，有效介電常數(shù)最小化的問題可以重新定義。每單位長度的電感，每單位長度的電容，基板介電常數(shù)和阻抗的相關關系如下：
根據(jù)阻抗和信號速度跟蹤每單位長度的電感和電容
您當然可以嘗試以圖形方式或通過連續(xù)的手動計算來執(zhí)行此操作。如果您嘗試通過計算導數(shù)的臨界點來執(zhí)行此操作，則最終將得到一系列先驗方程（一個分段且一個連續(xù)！）的乘積，必須對（t / h）和Dk的各種值進行數(shù)值求解。盡管從原理上講這是一個可解決的問題，但是由于有效介電常數(shù)的非線性分段性質以及存在三個相關的幾何參數(shù)這一事實，這顯然是棘手的。
解決此類問題的最佳選擇是使用迭代優(yōu)化算法來確定（w / h）和（t / h）的值，以最小化每單位長度的PCB走線電感。可以使用梯度下降算法，進化算法，Kuhn-Tucker方法或其他非線性優(yōu)化算法輕松解決此類問題。這使您可以定義（w / h）值的實際上限和下限。您還可以設置（t / h）值的限制，并根據(jù)需要將此比率用作優(yōu)化變量。
幸運的是，這個問題很簡單，可以使用Excel中的求解器工具解決。我創(chuàng)建了一個簡單的電子表格，用于解決以下使用Hartley方程和電感方程的最小化問題。在以下等式中，a和b是分別定義（w / h）和（t / h）的實際最大值的常數(shù)；這些可以由設計師選擇：
確定給定阻抗，走線厚度和與地平面距離的最大走線寬度的優(yōu)化問題
在此，目標是確定在保持走線阻抗恒定的同時最小化L（如上定義）的（w / h）和（t / h）值。如果愿意，可以從銅的重量中設置一個特定的t值，設計人員可以為給定的t值（層厚）選擇h的值。
示例1：改變銅的重量和層厚度
在第一個示例中，我將允許銅的重量和層厚（即，比率（t / h）的值）為優(yōu)化變量?；褰殡姵?shù)為Dk =4。對于上面列出的限制，我選擇了a = 5和b =2。對于我的結果，我發(fā)現(xiàn)（w / h）= 1.572332 時，最小電感為290 nH /米。（t / h）＝ 1.213156。
示例1的優(yōu)化結果
在解釋結果時，很明顯，如果不改變走線阻抗，就不能永遠增加走線寬度。顯然有一些優(yōu)化傳輸線的最佳走線寬度。設計人員還有一個需要選擇的剩余參數(shù)：層厚h。一旦設計者選擇了該值，就可以根據(jù)上面列出的計算比率輕松確定w和t的值。
范例2：1 oz / sq。英尺的銅重量，四層板
此示例顯示了更實際的情況。我已經(jīng)對1 oz / sq的電路板運行了上述優(yōu)化問題。英尺的銅重量（走線厚度t = 0.035毫米）和具有相等尺寸的標準4層板（h = 0.393毫米），且實際介電常數(shù)Dk =4。因為我選擇了t和h的值，所以比率（t / h）不再是優(yōu)化變量，因為（t / h）= 0.089172。對于（w / h）的約束，我選擇a =5。對于我的結果，我發(fā)現(xiàn)當（w / h）= 1.92445 時，最小電感為292 nH /米。由于我的層厚度為0.393毫米，因此該特定電感值所需的走線寬度為w = 0.7563毫米（?30密耳）。
示例2的優(yōu)化結果
就像進行完整性檢查一樣，我們可以快速計算使用此方法確定的走線的總電感，并將其與典型值進行比較。?1 in。跡線的電感通常為5至10 nH。對于我使用該模型設計的優(yōu)化走線，長度為1英寸的總電感為7.4168 nH，這在小PCB走線的正常測量范圍內。此外，如果您查看IPC 2152諾模圖，則可以立即使用這些結果來確定該軌跡中給定電流的溫升。
Excel中的內置進化優(yōu)化算法需要花費大量時間才能收斂，盡管與內置GRG非線性算法相比，它會提供更準確的結果?？梢暂p松地將此方法用于其他跡線幾何形狀并獲得相似的結果