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技術專題
高速電路設計SerDes
什么是SerDes，在高速電路設計中使用它們的人都知道，高速電路設計通常不是一條簡單的路。在幾乎所有情況下，都會有更正，偏差和返工，并且在此過程中，還必須遵循一些準則。此外，這些準則，結果和設計本身也需要驗證。因此，在接下來的幾段中，我將討論使用SerDes進行高速電路設計的挑戰(zhàn)，并介紹該過程中涉及的驗證。
什么是SerDes？
SerDes（Serializer /
Deserializer）是高速通信中使用的集成電路或設備，可在任一方向上在串行數(shù)據(jù)和并行接口之間轉(zhuǎn)換。同樣，有多種使用SerDes的應用程序和技術，其主要目的是通過最小化輸入/輸出引腳和連接的數(shù)量來通過差分或單線提供數(shù)據(jù)傳輸。
在功能方面，SerDes芯片可在串行流上使用并行數(shù)據(jù)的兩點之間進行傳輸，從而減少了數(shù)據(jù)傳輸所需的數(shù)據(jù)路徑數(shù)量。而且，這減少了所需的連接銷的數(shù)量，從而使電線和連接器小而細。此外，發(fā)送方處理并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，而接收方執(zhí)行相反的功能。
它將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，以便它可以通過通常不支持并行數(shù)據(jù)的介質(zhì)傳輸。同樣，在需要保留帶寬的情況下，可以使用SerDes。
使用串行器/解串器（SerDes）進行高速電路設計
串行器/解串器（SerDes）已經(jīng)成為芯片中的領先解決方案，在這些芯片中，需要高速數(shù)據(jù)移動并限制了可用的I / O。但是，就像幾乎所有事物一樣，也有副作用。對于SerDes而言，這些副作用在設計方面表現(xiàn)出了極大的挑戰(zhàn)。此外，這些挑戰(zhàn)并沒有消失或變得越來越容易，尤其是在對更高速度的需求不斷增加以及數(shù)據(jù)需求量急劇增加的情況下。
此外，關于好處，SerDes還提供了將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)的功能，這使設計人員無需增加引腳數(shù)即可提高數(shù)據(jù)通信速度。但是，隨著數(shù)據(jù)量的增加，設備數(shù)量的增加（訪問互聯(lián)網(wǎng)）以及云訪問量的增加，SerDes的設計參數(shù)的復雜性也在增加。
盡管如此，SerDes是設計人員和工程師滿足對數(shù)據(jù)速度和數(shù)據(jù)量不斷增長的需求的關鍵。總而言之，SerDes代表的是模擬精度和模擬電路的完美融合。
SerDes和高速電路設計
對包含SerDes的設計的需求不斷增長的主要推動力來自大型數(shù)據(jù)中心，目前這些數(shù)據(jù)中心的吞吐量高達100 Gbps。即使它們的速度令人印象深刻，仍然敦促將其性能提高到400 Gbps。更不用說一些人已經(jīng)在討論800Gbps的可能性這一事實。可以肯定地說，這些數(shù)字只會增加，這意味著精確設計包含SerDes的電路的需求至關重要。
此外，隨著人工智能（AI）應用程序和機器學習的興起，對更高處理速度和越來越多的并行處理的需求無疑正在增長。同樣，在假定的大型數(shù)據(jù)中心并行處理數(shù)量的情況下，它們耗盡實際物理空間的情況并不少見。當然，這增加了對包含SerDes的設計的需求。
同樣，由于這些啟示，來自光學互聯(lián)網(wǎng)絡論壇和IEEE的標準正在單個通道上定義更高的數(shù)據(jù)速率，從而允許將數(shù)據(jù)聚合到更大的系統(tǒng)。從而要求SerDes技術提高其整體性能水平，目前，實現(xiàn)這一目標的較好方法是采用4級脈沖幅度調(diào)制（PAM4）信號。
隨著對SerDes性能的不斷增長的需求，你也不可避免地會在更方便的位置看到它們。
需要提高SerDes的性能和功能
當今對更高速度的要求，使我們看到（串行）數(shù)據(jù)達到每通道100 Gbps以上的速率。由帶寬的這些增加引起的信號損傷正促使人們需要采用諸如PAM4之類的選件來滿足這些需求。那么，PAM4如何提高SerDes的性能？好吧，本質(zhì)上，它使SerDes的性能提高了一倍。
例如，在電信中，我們將不歸零（NRZ）與PAM4進行比較，對于指定的數(shù)據(jù)速率，PAM4會將帶寬減少一半，因為它在每個符號中傳輸兩位。此外，它可以使通道內(nèi)的比特率增加一倍，而不必增加必要的帶寬。
但是，與我們其他不完善的世界一樣，要取得如此令人印象深刻的性能提升，也需要權衡取舍。PAM4能夠傳輸多個符號級別，因此也容易受到幅度噪聲的影響。盡管如此，在如此高的頻率下工作以及在NRZ奈奎斯特頻率下工作的能力仍使PAM4成為更好的選擇。
高速電路設計挑戰(zhàn)
高速設計的眾多挑戰(zhàn)之一包括對EM（電磁）串擾問題的敏感性不斷提高。EM交叉耦合問題變得如此重要的一些主要原因如下：
1、越來越多地使用高速接口來支持更快的數(shù)據(jù)速率的數(shù)據(jù)傳輸。從而需要趨于非常接近的多個車道，從而產(chǎn)生串擾問題。
2、現(xiàn)在在5G應用中使用高于2千兆赫（片上）和高于6千兆赫的更高頻率。
3、更高的集成度，將多個無線電集成到SoC中以及更高的布局密度（SoC）。
4、外形小巧（包裝）和RDL的普遍使用（重新分布層）。
5、使用2.5D封裝技術和使用3D封裝技術。
總而言之，隨著先進的封裝風格，更高的時鐘速度以及對減小（設計）面積的不斷需求，我們當前設計和驗證高速IC設計的方法已迅速過時。
SerDes的設計挑戰(zhàn)
使用高速SerDes進行設計的挑戰(zhàn)通常集中在時鐘分配（模擬時鐘樹），功耗，封裝類型和寄生因素上。此外，重點是PCB布線，快速數(shù)字邏輯以及對測試模式和測試模式的支持。最后但并非最不重要的一點是，需要遵守更高的串行協(xié)議。
當集成到定制芯片中時，所有上述挑戰(zhàn)都需要設計考慮。根據(jù)要求和應用，可以通過替代解決方案來實現(xiàn)所需的設計，但這通常涉及某種折衷。例如，一個或多個高速串行通道與較慢但仍快速的并行總線之間的折衷。
另外，隨著頻率的增加，諸如串擾，抖動，電源噪聲，振鈴，ISI（符號間干擾）和地彈等問題都更加嚴重。此外，這也使信號完整性成為設計架構的一個更為關鍵的方面。同樣，這會影響封裝設計，并在實現(xiàn)針對這些更嚴格的電氣性能要求和更高頻率的設計時增加了設計考慮。
封裝本身內(nèi)的高速I / O和模擬電源都需要特別注意。還需要具有利用電磁仿真來驗證封裝設計滿足基本要求設計的（封裝）基板。此外，這包括S參數(shù)，阻抗，所有串擾隔離以及電源電感。
SerDes現(xiàn)在和將來都將提供不斷需求的附加功能和性能。5G的興起僅為6G鋪平了道路，而對更高速度和更大數(shù)據(jù)量的需求將會而且必須繼續(xù)。總體而言，電信，蜂窩技術和高速電路設計的發(fā)展決定了這一點。上海韜放電子提供專業(yè)的高速電路設計服務，如果您有這方面的需求，請與我們聯(lián)系。