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技術(shù)專題
PCB設(shè)計(jì)關(guān)于MEC及EMI總結(jié)
EMI指的是電子系統(tǒng)對(duì)外界所產(chǎn)生電磁輻射或干擾的強(qiáng)度。
EMC指的是對(duì)電子產(chǎn)品在電磁場(chǎng)方面干擾大小（EMI）和抗干擾能力（EMS）。
電磁干擾、噪聲產(chǎn)生和信號(hào)傳輸不良是造成電子線路故障的主要原因。據(jù)估計(jì)，由原型PCB電路的電磁干擾(EMI)引起的故障率高達(dá)50%。較差的電路設(shè)計(jì)是導(dǎo)致不必要電磁輻射或易感性的最終原因。5G的到來(lái)將進(jìn)一步推動(dòng)未來(lái)幾年對(duì)無(wú)EMI PCB的需求。
下面我們探討PCB設(shè)計(jì)中如何避免MEI的產(chǎn)生和MEC兼容性問(wèn)題：
一、 電源線布局
1、根據(jù)電源電流大小，計(jì)算出布線寬度，并盡可能加寬。
2、電源線和地線的方向應(yīng)與數(shù)據(jù)傳輸方向一致。
3、在電源的輸入端加上解耦電容，一般設(shè)置為10~100uF。
二、地線布局
1、數(shù)字地和模擬地進(jìn)行分離
數(shù)字地和模擬地最終要連接在一起，有四種方法解決此問(wèn)題：① 用磁珠連接；②用電容連接；③用電感連接；④用0歐姆電阻連接。
磁珠，等效電路相當(dāng)于帶阻限波器，只對(duì)某個(gè)頻點(diǎn)的噪聲有抑制作用，使用時(shí)需要預(yù)先估計(jì)噪聲頻率，以便選用適當(dāng)型號(hào)。對(duì)于頻率不確定或無(wú)法預(yù)知的情況，用磁珠連接不合理。
電容，隔直通交，造成浮地，沒(méi)效果。
電感，體積較大，雜散參數(shù)多，不穩(wěn)定。
0歐電阻，相當(dāng)于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得到抑制。電阻在所有頻帶上都有衰減作用(0歐電阻也有阻抗)，這點(diǎn)比磁珠強(qiáng)。
2、接地線盡量加寬或加厚，使其能通過(guò)計(jì)算出電流的3倍，一般我2~3mm。
3、地線應(yīng)盡量形成死循環(huán)回路，減小地線壓差。
三、解耦電容
1、為每個(gè)IC的VCC和GND都并聯(lián)一個(gè)0.01uF~0.1uF陶瓷電容。
2、抗噪聲能力弱、關(guān)斷電流變化大的器件，及ROM和RAM，在VCC和GND間并聯(lián)電容，進(jìn)行解耦。
3、單片機(jī)的Reset引腳加0.01uF解耦電容。
4、解耦電容的走線不能太長(zhǎng)，特別是高頻旁路電容的走線。
5、電源的輸入端加上解耦電容，一般設(shè)置為10~100uF。
電源與集成電路之間的解耦電容有兩方面作用：①集成電路儲(chǔ)能電容；②繞過(guò)器件的高頻噪聲。
一般情況下，解耦電容的大小為C=1/F，F(xiàn)為數(shù)據(jù)傳輸頻率，0.1uF對(duì)應(yīng)10Mhz，0.01對(duì)應(yīng)100Mhz。典型的解耦電容是0.1uF，其分布電感典型值是5uH，并聯(lián)共振頻率是7Mhz。也就是說(shuō)對(duì)10Mhz一下的噪聲有良好解耦效果，對(duì)于40Mhz以上的噪聲幾乎沒(méi)有什么作用。解耦電容的管教盡量短，長(zhǎng)引腳會(huì)引起解耦電容自諧振。例如：當(dāng)1nF陶瓷貼片電容引腳長(zhǎng)6.3mm時(shí)，其自諧振頻率是35Mhz，當(dāng)引腳長(zhǎng)度我12.6mm時(shí)，自諧振頻率約為32Mhz。
四、器件布置
1、晶振、時(shí)鐘、CPU時(shí)鐘輸入端等盡量遠(yuǎn)離其他低頻器件；
2、大電流走線和信號(hào)走線盡量遠(yuǎn)離邏輯電路器件；
3、pcb電路板在機(jī)箱中運(yùn)行時(shí)，發(fā)熱器件盡量放在機(jī)箱的頂部。
五、PCB抗干擾設(shè)計(jì)
1、IO驅(qū)動(dòng)線采用串聯(lián)電阻法，降低控制電路電位上下跳變速度，減少信號(hào)反射；
2、時(shí)鐘線的周圍用地線包裹，以及時(shí)鐘線盡量的短；
3、I/O驅(qū)動(dòng)電路盡可能的靠近PCB板的邊緣，對(duì)進(jìn)入PCB板的信號(hào)進(jìn)行濾波，對(duì)來(lái)自高噪聲區(qū)的信號(hào)進(jìn)行濾波；
4、對(duì)未使用的門(mén)電路輸出端不應(yīng)掛起。未使用的運(yùn)放電路的正輸入接地，負(fù)輸入接在輸出端上；
5、盡量使用45度折線代替90度折線，減少高頻信號(hào)的外部傳輸和耦合；
6、采用垂直布線，垂直于I/O線的時(shí)鐘線小于平行于IO線的時(shí)鐘干擾；
7、元器件的引腳引線盡可能的短，降低耦合或干擾；
8、不要在石英晶振或易受干擾的器件下面布線；
9、不要在弱信號(hào)或低頻信號(hào)的周圍形成電流回路。
六、其它
1、總線加上10K上拉或下拉電阻，抗干擾比較好；
2、每個(gè)地址線的線長(zhǎng)盡可能的短，抗干擾比較好；
3、對(duì)于2層PCB板，兩側(cè)的布線盡量垂直；
4、未使用的引腳通過(guò)上拉電阻（約10K）連接到GND或VCC引腳上；
5、發(fā)熱的元件盡量離開(kāi)IC、晶振、電解電容等容易受到影響的器件；
6、抑制大功率器件對(duì)單片機(jī)等數(shù)字器件的干擾及數(shù)字電路對(duì)模擬電路的干擾，用高頻扼流線圈連接模擬地和數(shù)字地。
7、電源線、交流線、信號(hào)線要做到分離開(kāi)。電源線和交流線盡量另布一個(gè)PCB板。
8、一個(gè)過(guò)孔引起大約0.6pF的電容，一個(gè)集成電路的封裝材料引起2-10pF的分布電容，一個(gè)接插件引起約有520uF的分布電感，一個(gè)雙列直插24引腳的集成電路插座引起4-18uF的分布電感。