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您應該使用緊密還是松散的差分對間距和耦合？
您應該使用緊密還是松散的差分對間距和耦合？
我們收到很多關于走線阻抗以及如何計算正確的走線尺寸以達到可制造PCB中特定阻抗的問題。與確定單端走線的適當走線寬度同樣重要的是確定差分對中兩條走線之間的適當間距。所以問題是，差分對中的走線彼此之間需要有多近，“緊密耦合”的需求真的有必要嗎？
該設計指南的有趣之處在于，它可能是唯一定義最差的PCB設計經驗法則。究竟什么是數字意義上的“松耦合”或“緊耦合”？如果你問10位不同的信號完整性專家，你會得到 20 個不同的答案！
在本文中，我們希望更接近真實地描述緊耦合與松耦合的差分對間距，以及差分對間距如何影響阻抗、差模噪聲、共模接收等因素噪聲和終止。正如我們將看到的，關注緊密耦合（無論它是什么意思）有其優點，但它經常被認為是必要的，原因是錯誤的。
差分對間距如何影響信號完整性
讓我們看看我上面提到的每個維度，看看差分對間距在哪里發揮作用，以及如何設置合適的值。
阻抗
差分對中受間距影響的主要參數是阻抗。差分對的阻抗取決于每條走線的自電容和自感，以及每條走線之間的互電容和互感。這意味著不同 l 對的典型阻抗公式需要分解為奇阻抗和差分阻抗，定義如下：
奇模和差模阻抗公式。
互感和電容的存在分別為兩對提供等效的總電感和電容。在上面的方程中，我們忽略了損耗（傳輸線阻抗方程中的 R 和 G），但沒關系，這里的重點是注意間距。
差分對中的兩條走線之間存在互感和電容。
將線對放置得越近，差分阻抗就越小，因為L M和C M變大。當間距趨于無窮大時，L M和C M都收斂到零。
換句話說，如果您的設計要達到差分阻抗目標（例如在標準中指定或通過測量確定），那么您不能將兩對放在一起太近，否則您將不會違反阻抗目標作為差分阻抗會太小。然而，較小的間距會使沿線路長度的兩條走線之間的電場和磁場集中，從而增加損耗。
兩條走線之間的互感和互電容不容易計算，也沒有可以使用的簡單封閉式公式。一些研究文章中有一些較長的公式，但它們非常冗長且笨拙。更好的選擇是使用帶有內置計算器的疊加編輯器。這種類型的實用程序通常使用電磁場求解器來確定差分對的阻抗，而不是確定互電容和電感。
共模噪聲抑制
差分對有時被描述為不受串擾的影響，盡管并不總是說明這是來自單端信號還是差分信號。無論如何，事實是差分對不能免受來自差模噪聲源或共模噪聲源的串擾的影響。
以串擾形式產生的共模噪聲又如何呢？如果您正在查看在附近差分模式對中感應出信號的單端干擾源走線，那么現實情況是，無論您將兩條走線在差分模式中的布線有多緊密，您都無法保證完全抑制共模噪聲。一對。然而，更緊密的耦合確實有幫助。
要了解原因，我們只需要看看來自單端攻擊者軌跡的場如何在空間中分布。因為場隨著距離走線的距離而衰減，所以差分對中較近的走線比較遠的走線接收到更多的噪聲。
干擾源跡線輻射的場隨著距離的增加而變弱，因此差分對中的每條跡線接收到的噪聲可能不相等，并且無法被差分接收器完全消除。
在這里，我認為最佳解決方案是將單端走線從差分對移得更遠，而不是僅僅將差分對放在一起。如果這不是一個可行的解決方案，那么更小的間距將產生相同的效果，但沿差分對的損耗更高。
差模EMI
還有一個神話是差分對不發射EMI。這也是不真實的；如果這是真的，那么我們將無法測量差分串擾。然而，來自差分對的輻射EMI處于差模狀態，因此它的強度低于單端跡線或一組跡線發出的噪聲。這就是您可以在差分鏈路上運行超高速串行數據而不會不斷失敗 EMC 測試的原因之一：與通過單條跡線發送數據相比，噪聲要小得多。
因為只有在長差分對上路由串行數據時，差分EMI才是一個問題，所以您可能想將差分對靠得更近以抵消噪聲。我要再次聲明損失（插入損失）在這種情況下更為重要。在需要使用差分對的長鏈路中，損耗將主導通道行為，因此最好選擇更大的間距。如果通道一開始就設計正確，那么即使數字比特流的上升時間非?？欤ǖ陀?span>10ps），您也不應該遇到極端的輻射噪聲問題。
為什么要關注間距和長度匹配？
在遙遠的過去，在設計人員使用大量CAD工具和專業電子設計軟件之前，對差分對應用長度匹配和一致間距是一個耗時的過程。如今，PCB設計人員被CAD工具寵壞了，這些工具可以非常輕松地將長度匹配部分應用于差分對。與您的布線工具接口的設計規則也使得在差分對中的每條跡線之間應用一致的間距變得非常容易，如果需要，包括非常緊密的間距。
盡管在傳統端接方法和差分阻抗目標的范圍內可能沒有必要，但我們看到了使用小間距的幾個原因：
降低差模噪聲發射和差分串擾
將噪聲作為真正的共模噪聲接收的可能性更高
對之間發射的差模噪聲更低
然而，與普遍的看法相反，端接不需要選擇盡可能小的間距，這會增加沿線對長度的損耗。終止是一個很長的討論。主要內容是端接將差分對視為兩個單端信號，而不是某些差分阻抗。
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